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μ PD44646092A-A, 44646182A-A, 44646362A-A, 44646093A-A, 44646183A-A, 44646363A-A
Truth Table
2.0 Clock Cycles Read Latency
[ μ PD44646092A-A], [ μ PD44646182A-A], [ μ PD44646362A-A]
Operation
WRITE cycle
Load address, input write data on
consecutive K and K# rising edge
READ cycle
Load address, read data on
consecutive K and K# rising edge
NOP (No operation)
Clock stop
CLK
L → H
L → H
L → H
Stopped
LD#
L
L
H
X
R,W#
L
H
X
X
DQ
Data in
Input data
Input clock
Data out
Output data
Output clock
DQ = High-Z
Previous state
D A (A+0)
K(t+1) ↑
Q A (A+0)
K(t+2) ↑
D A (A+1)
K#(t+1) ↑
Q A (A+1)
K#(t+2) ↑
2.5 Clock Cycles Read Latency
[ μ PD44646093A-A], [ μ PD44646183A-A], [ μ PD44646363A-A]
Operation
WRITE cycle
Load address, input write data on
consecutive K and K# rising edge
READ cycle
Load address, read data on
consecutive K and K# rising edge
NOP (No operation)
Clock stop
CLK
L → H
L → H
L → H
Stopped
LD#
L
L
H
X
R,W#
L
H
X
X
DQ
Data in
Input data
Input clock
Data out
Output data
Output clock
DQ = High-Z
Previous state
D A (A+0)
K(t+1) ↑
Q A (A+0)
K#(t+2) ↑
D A (A+1)
K#(t+1) ↑
Q A (A+1)
K(t+3) ↑
Remarks
Remarks listed below are for both products with 2.0 and 2.5 Clock Cycles Read Latency.
1. H : HIGH, L : LOW, × : don’t care, ↑ : rising edge.
2. Data inputs are registered at K and K# rising edges. Data outputs are delivered at K and K# rising edges.
3. All control inputs in the truth table must meet setup/hold times around the rising edge (LOW to HIGH) of
K. All control inputs are registered during the rising edge of K.
4. This device contains circuitry that ensure the outputs to be in high impedance during power-up.
5. Refer to state diagram and timing diagrams for clarification.
6. A+0 refers to the address input during a WRITE or READ cycle.
A+1 refers to the next internal burst address in accordance with the burst sequence.
7. It is recommended that K = K# when clock is stopped. This is not essential but permits most rapid restart
by overcoming transmission line charging symmetrically.
Data Sheet M19960EJ2V0DS
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